易坊好文馆

  1. 首页 > 生活百科 >

硬件 三巨头间的3nm/2nm“大乱斗”

几家芯片制造商和无晶圆厂设计公司正在芯片工艺制程上互相竞争，开发 3nm和2nm的下一个逻辑节点工艺与芯片，但将这些技术投入批量生产既昂贵又困难 。巨头之间的竞争提出新的问题，这些新节点投入量产究竟需要多长时间，为什么需要这些新的节点工艺 。
迁移到下一个节点确实可以提升性能并减少功耗和面积（PPA），但这已不再是实现PPA的唯一方法 。实际上，缩小特性对PPA的好处可能不如最小化系统间的数据移动多 。由于设备是为特定应用而设计的，因此需要考虑的因素有许多，例如不同类型的高级封装、硬件和软件更紧密集成以及处理不同数据类型和功能的混合处理元件 。
随着越来越多的设备连接在一起，越来越多可用程序的出现，我们看到数据呈指数级增长，还看到了完全不同的工作负载，随着数据和不同使用模型的不断发展，可以预计未来的工作负载会有更多变化 。英特尔副总裁设计支持部总经理加里·巴顿（Gary Patton）在SEMI最近召开的先进半导体制造大会的一次主题演讲中表示：“这种数据演进正在推动硬件革命，对计算的需要也与以往不同 。技术节点向前演进是绝对的，但这还不够，我们还需要解决系统级的异构集成，工艺技术设计的协同优化、软硬件之间的优化，更重要地，需要持续推动人工智能和新的计算技术 。”
因此，尽管晶体管水平性能仍然是一个重要因素，但在从前沿来看，它只是众多因素中的一个，不过至少在可预见的未来里，这依然是最大的芯片制造商不愿意放弃或让步的竞争 。三星最近披露了关于其即将推出3nm工艺的更多细节，该工艺基于下一代晶体管类型，称为全栅极（GAA）FET 。本月，IBM开发了一种基于GAA-FET的2nm芯片 。另外，台积电正在开发3nm和2nm，英特尔也在开发更先进的工艺，所有这些公司都在开发一种称之为纳米片FET的GAA FET，其性能优于当今的FinFET晶体管，但也更难制造、更加昂贵 。
硬件 三巨头间的3nm/2nm“大乱斗”
文章图片

图1：平面晶体管与FinFET以及GAA FET，来源：Lam Research

预计3nm的生产将于2022年中开始，2nm的生产将在2023年或2024年之前完成，因此业界需要为这些技术做好准备 。不过目前的情况令人疑惑，关于新节点和新功能的官方公告并不完全像它们看起来的那样 。一方面，行业继续在不同的节点上使用传统的编号方案，但术语并没有真正反映出哪家公司领先，另一方面，芯片制造商在所谓的3nm节点上朝着不同的方向发展，并不是所有3nm技术都一样 。
这样做的好处是每个新节点都是特定应用 。在过去的几个工艺节点中，晶体管密度提升正在放缓，且性价比在不断下降，而且很少有公司能够负担得起仅基于最新节点的产品设计和制造能力 。另一方面，开发这些工艺的成本飞涨，配备先进晶圆厂的成本也在飞速增长 。如今，三星和台积电是仅有的两家能够制造7nm和5nm芯片的供应商 。
此后，晶体管结构开始发生变化 。三星和台积电正基于当今的FinFET生产7nm和5nm的芯片，三星将转向3nm的纳米片FET，英特尔也在开发GAA技术，台积电计划将FinFET扩展到3nm，然后在2024年左右迁移到2nm纳米片FET 。
IBM也正在开发使用纳米片的芯片，但是该公司已经几年没有生产自己的芯片了，目前将其生产外包给三星 。
逐渐混淆的工艺节点命名规则

近十年来集成电路行业一直试图跟上摩尔定律，力争每18到24个月芯片中的晶体管密度翻一番 。晶体管就像芯片中的开关一样，由源极、漏极和栅极组成 。在具体功能实现中，电子从源极流向漏极，并由栅极控制 。有些芯片在同一个设备中有数十亿个晶体管 。
尽管非常艰难，芯片制造商还是以18到24个月的周期推出了一种晶体管密度更高的新工艺技术，从而降低每个晶体管的成本 。以这种节点节奏，芯片制造商将晶体管的规格扩展了0.7倍，从而使该行业在同等功率的情况下提供40%的性能提升和50%的面积缩减，这个公式催生了快而新且功能更丰富的芯片 。
每一个节点都有一个数字标识 。几年前，节点的命名基于一个关键晶体管指标，即栅极长度 。“例如，基于0.5微米技术节点生产的晶体管，栅极长度就是0.5微米”，Lam Research大学项目负责人Nerissa Draeger解释说 。
随着时间的推进，栅极长度缩放速度变慢，并在某些时候，它与相应的节点名称并不匹配 。Draeger说：“多年来，技术节点的定义不断发展，现在被认为更像是一个世代的名字，而不是任何关键维度的衡量标准”，Draeger说 。

推荐阅读


上一篇：浪姐 浪姐2成团落幕 那英c位成团破浪前行

下一篇：IT 充一次电能用十天 宝马这台电动车太顶了！