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硬件 三巨头间的3nm/2nm“大乱斗”( 三 )


首批3nm器件开始以早期测试芯片的形式出现，在最近的一次活动中，三星披露了基于3nm纳米片技术的6T SRAM的开发 。这个设备解决了一个主要问题，SRAM微缩了器件的面积，但同时也增加了位线（BL）电阻 。作为响应，三星将自适应双BL和电池供电辅助电路集成到SRAM中 。
三星研究员Taejoong Song在论文中说：“提出了一种全能的SRAM设计技术，该技术可以在功耗、性能和面积之外，更自由地提高SRAM容限 。此外，提出了SRAM辅助方案来克服金属电阻，从而最大限度地提高了GAA器件的优势 。”
【硬件|三巨头间的3nm/2nm“大乱斗”】同时，IBM最近展示了一种处于测试阶段的2nm芯片 。该器件基于纳米片FET，可以集成多达500亿个晶体管，每个晶体管由三个纳米片组成，每个纳米片的宽度为14nm，高度为5nm 。总的来说，该晶体管具有44nm的接触多晶硅间距和12nm的栅极长度 。
IBM仍在研发中，目标是在2024年推出该芯片 。但在任何节点上，纳米片器件在投入生产之前都面临若干挑战 。IBM混合云研究副总裁Mukesh Khare说：“挑战的数量没有限制 。我想说最大的挑战包括泄漏 。如何降低功率？当薄板厚度为5nm且通道长度为12nm时，如何提高小尺寸的性能？如何在2nm内获得合理的RC效益？最后，芯片必须优于先前的节点 。”
制造纳米片FET是困难的 。“在全能门纳米片/纳米线中，我们必须在看不见的结构下进行处理，而在该结构下进行测量更具挑战性 。这将是一个更加困难的过渡，” Lam Research计算产品副总裁David Fried说 。
在工艺流程中，纳米片FET首先在衬底上形成超晶格结构，外延工具在衬底上沉积硅锗（SiGe）和硅（Si）的交替层 。
这需要极端的过程控制 。“对每一对Si / SiGe的厚度和成分进行在线监测至关重要，这些参数是器件性能和量产良率的关键 。” Bruker产品营销总监Lior Levin说 。“
下一步是在超晶格结构中开发微小的垂直鳍片 。然后，形成内垫片，形成源极/漏极，接着进行沟道释放工艺 。栅极被开发出来，形成纳米片FET 。
硬件 三巨头间的3nm/2nm“大乱斗”
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图2：堆叠纳米片FET的工艺流程 。资料来源：Leti/半导体工程
晶体管微缩竞争之外，异构集成竞争同样激烈
晶体管微缩只是方程式的一部分 。伴随晶体管未做竞争的持续，异构集成方面的竞争也同样激烈，许多最先进的架构不仅包含在单个制程节点上开发单片芯片，还包含许多处理元件，包括一些高度专用的元件和不同类型的存储器 。
英特尔的巴顿说：“分布式计算正在推动另一个趋势，即越来越多特定领域的体系结构 。我们看到的另一个趋势是从整体上分解出特定领域的体系结构，主要由人工智能驱动，并且为提高效率而量身定制 。”
将复杂模块集成到一个封装中的先进封装方式正在发挥作用 。“现在，封装创新开始在提高产品性能方面发挥更大的作用 。”巴顿说 。
“从一个节点到另一个节点的性能、功率和面积肯定涉及到更多因素，” Arm公司技术副总裁兼专家Peter Greenhalgh说：“如果世界仅依靠晶圆厂来获得全部收益，您将非常失望 。Arm提供了一种LEGO设计 。该乐高积木被添加到其他乐高积木中，以构建一个非常有趣的芯片 。有许多昂贵的方法可以做到这一点，但也将在一定程度上实现商品化和协调化 。”
向异构架构过渡的同时，还扩展了边缘范围，涵盖了从物联网设备到各种级别的服务器基础架构的所有方面，以及Google、阿里巴巴、AWS和Apple等系统公司将设计自己的硬件，以优化庞大数据中心内部特定数据流 。这掀起了狂热的芯片设计活动，将定制和非定制硬件，非标准程序包以及各种方法（例如内存和近内存处理）结合在一起，这些方法过去从未获得过广泛的关注 。它还着重于如何对处理进行分区，哪些组件和流程需要在微体系结构中确定优先级，以及基于特定异构设计的各种组件的最佳工艺节点是什么 。
Greenhalgh说：“视频加速就是一个很好的例子 。如果您是一家云服务器公司，并且要进行大量的视频解码和编码，那么您就不想在CPU上这样做 。您要在其中放置视频加速器 。这是一个范式转变 。”
因此，存有更多不同种类的处理器元件，还有一些扩展是现有处理器核心的开发 。
Synopsys的高级市场营销经理Rich Collins表示：“我们一直有能力通过添加自定义指令或连接自定义加速器扩展架构（用于ARC处理器） 。现在的不同之处在于，越来越多的客户正在利用这一优势 。人工智能是一个时髦的词，它意味着很多不同的东西，在这个术语后面，我们看到了很多变化，越来越多的公司在标准处理器上添加了神经网络引擎 。”

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