浅谈基于FPGA开发的时钟约束方法( 三 )
在实际工作中，一般的约束策略是：约束的最高频率为实际工作频率的110%，即将约束时钟放大至工作时钟的1.1倍。需要指出的是，在实际工作中，时钟的约束并不是孤立的，往往和input_delay\output_delay，clock_uncertainty\clock_skew等约束条件，共同作用，所以在约束余量力度方面，要一起进行考虑。
小结
时钟约束在所有的约束条件里面，重要性十分突出。一个合理的时钟约束，能够得到较优的电路综合结果。个人建议，在平时的工作学习中，多做实验，多比较最后综合得到的电路，这会对我们理解时钟约束，有很好的帮助。
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