浅谈基于FPGA开发的时钟约束方法

2019-07-01

在FPGA开发过程中，我们完成RTL设计之后，下面一步需要将RTL进行综合，这就会牵扯到时钟约束问题。今天我们来聊一聊时钟约束。

时钟约束概念

对于同一个时钟域的所有电路来讲，为了保证电路功能的正确性，所有的电路都必须满足，这个时钟域所要求的电路速度。我们一般通过添加基本的时钟约束，达到限定电路速度的目的。

影响电路速度的因素

在FPGA上面，影响硬件电路速度的原因大概有一下三类：

芯片内部器件的建立（setup）\保持（hold）时间；电路中的逻辑延时（cell delay）；电路中的布线延时（wire delay）；所以我们看出，以上三个原因，共同决定了硬件电路的最高频率。

如何添加时钟约束

总体思路是，我们一般根据SPEC需要，再结合对电路的分析，以及合理的估算，进行时钟约束。但是下面几个因素，需要我们特别注意。

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